엑시머 방전 타이밍: FPGA 트리거 제어

엑시머 방전 타이밍: FPGA 트리거 제어

추상

트리거는 펄스 뱅크의 작동 시점을 결정하므로, 트리거 지터는 펄스 에너지에 직접적인 영향을 미칩니다. 마이크로컨트롤러의 타이밍은 리소그래피 및 미세가공에 필요한 나노초 미만의 정밀도를 달성할 수 없습니다. 이 글에서는 지터 계산 방식, 절연 옵션 및 전파 특성, 네 가지 현장 고장 모드, 그리고 수개월 동안 안정적인 타이밍을 유지하는 데 필요한 수동 부품 매개변수에 대해 설명합니다.

1. 소개

엑시머 전원 공급 장치는 레이저 빔 뱅크에 가스가 충전되고, 가스가 준비되고, 공진기가 정렬되면 작동합니다. 트리거 신호는 매 펄스마다 최대 6kHz의 속도로 그 순간에 도달해야 합니다.

트리거 지연 시간의 변화는 펄스 에너지의 변화로 이어집니다. 리소그래피에서는 선폭 분포의 변화로, 미세가공에서는 깊이 불균일성의 변화로 나타납니다.

마이크로컨트롤러와 DSP 트리거 발생기는 10ns에서 100ns의 분해능과 5ns에서 20ns의 지터를 가지고 있습니다. 이는 이러한 프로세스에 필요한 나노초 미만의 전체 해상도를 구현하기에는 충분하지 않습니다.

이 글에서는 타이밍 연산, FPGA 아키텍처, 절연 옵션, 현장에서 발생하는 네 가지 고장 모드, 그리고 최종 수치를 결정하는 기생 성분을 포함하는 수동 부품에 대해 다룹니다.

2. 핵심 메커니즘

2.1 클록으로부터의 시간 해상도

디지털 트리거가 생성할 수 있는 가장 작은 타이밍 단계는 클록 주기와 같습니다.

T_res = 1 / f_clock

여기서 T_res는 타이밍 해상도이고 f_clock은 클럭 주파수입니다.

200MHz 클럭은 5ns의 지연 시간을 제공합니다. 1ns를 달성하려면 1GHz 이상의 클럭이나 에지 사이를 보간하는 분수형 N PLL이 필요합니다. 최신 PLL 블록은 100ps 미만의 해상도와 지터를 유지합니다.

2.2 지터 합계

세 가지 독립적인 요소가 트리거 지터를 결정하며, 이들은 제곱합의 제곱근으로 더해집니다.

J_total = √(J_FPGA² + J_ISO² + J_GD²)

여기서 J_total은 전체 트리거 지터, J_FPGA는 FPGA 내부 지터, J_ISO는 절연 장벽에 의해 추가된 지터, J_GD는 게이트 구동 회로의 지터입니다.

100ps, 300ps, 200ps를 모두 더하면 총 374ps가 됩니다. 광커플러를 절연 위치에 설치했을 때 같은 합은 약 200ns가 되는데, 이는 500배나 더 나쁜 결과입니다.

2.3 다중 채널 동기화

멀티모듈 전원 공급 장치는 채널 정렬이 약 1ns 이내여야 합니다. 두 채널 간의 오차는 지연 차이와 지터 차이를 합한 것입니다.

Δt = |Delay_1 − Delay_2| + |Jitter_1 − Jitter_2|

여기서 Δt는 두 채널 간의 동기화 오차이고, Delay는 각 채널을 통한 전파 지연이며, Jitter는 각 채널의 지터입니다.

±200ps의 매칭된 지연선과 ±100ps의 매칭된 지터는 총 600ps의 지연 시간을 제공합니다. 이는 네 개의 모듈이 동시에 작동하는 범위 내에 있도록 합니다.

2.4 격리 옵션 및 지연 시간

FPGA는 1.8V~3.3V의 전압을, 전력단은 20kV~40kV의 전압을 사용합니다. 옵토커플러는 신호 지연을 1µs~10µs, 지터를 100ns~500ns 발생시킵니다. 트랜스포머는 신호 지연을 100ns~500ns, 지터를 10ns~50ns 발생시킵니다. 광섬유 링크는 신호 지연을 50ns~200ns, 지터를 10ps~100ps 발생시킵니다.

지연은 일정하기 때문에 보상할 수 있습니다. 하지만 지터는 §2.2의 전체에 더해지기 때문에 보상할 수 없습니다.

2.5 타이밍을 변화시키는 수동 기생 요소

높은 ESL 값을 갖는 디커플링 커패시터는 빠른 전류 스텝 동안 전원 레일의 전압 강하를 허용합니다.

ΔV = ESL × di/dt

여기서 ΔV는 레일 전압 강하, ESL은 디커플링 커패시터의 등가 직렬 인덕턴스, di/dt는 전류 기울기입니다.

그 전압 강하는 FPGA 클록 트리에 도달하여 타이밍 오류가 됩니다. 전류 제한 저항은 자신이 공급하는 신호의 에지를 지연시키고, 지연 시간은 저항-커패시터 시정수를 따릅니다.

τ = R_lim × C_load

여기서 τ는 에지 시간 상수이고, R_lim은 전류 제한 저항이며, C_load는 구동 노드의 커패시턴스입니다.

펄스 에너지는 트리거 확산을 따릅니다. 감도는 지터 값에 대해 선형적입니다.

ΔE / E = k × σ_t

여기서 ΔE / E는 펄스 에너지의 변화율이고, σ_t는 나노초 단위의 트리거 지터이며, ka 계수는 나노초당 약 2%입니다. 지터가 2ns일 때 펄스 에너지는 4% 변동합니다.

그림 1 — 100ps PLL, 300ps 광섬유 링크 및 200ps 게이트 드라이브를 사용하면 제곱합의 제곱근이 374ps가 되어 목표값인 500ps 이내에 들어갑니다.

3. 엔지니어링 문제점

문제점 1: 펄스 에너지 확산으로 나타나는 떨림 현상

트리거 지터가 2ns인 레이저는 펄스 간 에너지 변동률이 4%였습니다. 리소그래피에서는 이를 선폭 편차로, 미세가공에서는 깊이 변화로 나타냈습니다.

서비스 담당자가 가스 혼합 비율을 변경한 후 광학 장치를 교체했습니다. 측정된 트리거 지연 분포를 통해 실제 원인이 밝혀졌고, 그 원인은 처음부터 타이밍 체인 내에 있었던 것으로 드러났습니다.

문제점 2: 채널 편차로 인해 한 모듈에 과부하가 걸림

동기화 오차가 5ns인 4개 모듈로 구성된 전원 공급 장치가 순차적으로 작동했습니다. 첫 번째 모듈이 대부분의 전류를, 마지막 모듈이 가장 적은 전류를 흘렸으며, 에너지 분배는 불균등했습니다.

고장난 모듈의 원인은 콘덴서 품질 불량으로 밝혀졌습니다. 측정된 채널 지연 시간에서 5ns의 편차가 원인으로 나타났습니다.

문제점 3: 절연 경로에 있는 광 커플러

광커플러 장벽으로 인해 5µs의 지연과 200ns의 지터가 발생했습니다. 지연은 스케줄에서 제외하여 보정되었으므로 평균적으로 트리거는 여전히 제시간에 도착했습니다.

지터는 보정할 수 없었습니다. 374ps의 총합에 그대로 더해져 자체적으로 합계를 1ns 목표치 이상으로 밀어냈습니다.

문제점 4: 타이밍을 어긋나게 하는 디커플링 감쇠

ESL 값이 높은 디커플링 커패시터는 빠른 과도 현상 동안 전압 강하를 유발합니다. 부품이 노후화됨에 따라 전압 강하가 커지고, 이에 따라 FPGA 클록 지터도 증가합니다.

타이밍은 특정 사건 없이 수개월에 걸쳐 저하되었습니다. 용량은 허용 오차 범위 내에 유지되었으므로 정기 점검에서는 뱅크가 정상으로 보고되었습니다.

문제점 5: 현장에서 지터 측정 불가

해당 시스템은 펄스 에너지와 반복률은 측정했지만 트리거 타이밍 자체는 측정하지 않았습니다. 타이밍이 오차가 발생하면 에너지 변동이 공정 문제로 기록되었습니다.

트리거 경로의 시간 간격 카운터는 동일한 편차를 임계값과 추세선이 있는 숫자로 변환합니다.

4. 설계 단계

전략 1: 지터가 낮은 PLL을 갖춘 FPGA를 선택합니다.

지터가 100ps 미만이고 클럭 속도가 1GHz 이상인 통합 PLL이 내장된 장치를 사용하십시오. 내부 전파 지연이 짧고 예측 가능하도록 출력 핀 근처의 패브릭에 트리거 로직을 구현하십시오.

그다음 시스템 차원에서 클록 경로를 검증하십시오. 보드 레벨 클록 분배는 일반적으로 PLL 자체보다 더 많은 지터를 발생시킵니다.

전략 2: 광섬유를 통한 전송 절연

지터가 100ps 미만이고 링크 대역폭이 100MHz 이상인 광섬유 송수신기를 사용하여 에지 전송률이 전송 과정에서 손실되지 않도록 하십시오. 50µm~62.5µm 코어 직경의 멀티모드 광섬유는 이 데이터 전송률에서 안정적인 연결을 제공합니다.

옵토커플러를 광섬유 링크로 교체하면 절연 시간이 200ns에서 100ps로 단축되어 총 374ps의 절연 시간이 가능해집니다.

전략 3: 지연선을 일치시키고 각 채널을 보정합니다.

±200ps로 정합된 지연 라인을 사용한 다음, 시운전 시 모든 채널을 측정하고 보정값을 FPGA 지연 레지스터에 로드합니다. 정합된 라인과 정합된 지터를 통해 4개 채널 전체에서 600ps의 동기화 오차를 얻을 수 있습니다.

오류를 매 시프트마다 기록하고 500ps에서 경보를 울리십시오. 드라이버나 저항기가 노후화됨에 따라 채널 스큐가 증가하며, 이는 프로세스에 나타나기 훨씬 전에 로그에 기록됩니다.

전략 4: 수동적 기생충을 억제한다

N4700 FPGA 디커플링을 위해 ESL이 10nH 미만인 부품을 전원 핀에 장착합니다. 레일 드룹은 ESL에 비례하며, 이 드룹은 타이밍 오차로 클록 트리에 전달됩니다.

전류를 제한하십시오 HVRGHP FPGA 출력 핀에 배치된 5nH 미만의 ESL을 갖는 후막 부품의 값과 인덕턴스를 100MHz에서 검증합니다. 고속회복 다이오드 trr이 25~35ns일 때, 트리거 에지에 복구 전하를 주입하지 않고 출력을 보호합니다.

전략 5: 타이밍을 모니터링하고 구성 요소를 안정적으로 유지합니다.

고해상도 시간 간격 카운터를 사용하여 지터와 동기화 오류를 측정하고, 두 값 모두 시운전 기준선과 비교하여 추세를 분석합니다. 지터가 500ps, 동기화 오류가 1ns에 도달하면 경보가 울립니다.

HVCT8G 고전압 인터페이스에서 패키지의 낮은 루프 인덕턴스는 결합 경로를 짧게 유지합니다. Murata 나사형 부품은 해당 위치의 기준이 되며, 필름 콘덴서 세라믹 부품으로는 도달할 수 없는 저주파 분리를 다룹니다.

구성 요소 매개변수	전형적인 가치	시험 조건
정격 전압(HVCT8G 시리즈)	10 kV DC	60초 동안 1.5배속으로 고전압 가열
정전 용량	4700 pF ±20% (472M)	1MHz, 1V rms
1MHz에서의 ESR	50mΩ 미만	-
루프 인덕턴스(E40 코드)	8nH 이하	단자 간격 40mm
절연 저항	500V DC에서 10GΩ 이상	25°C, 상대습도 60%
온도 범위	−40°C ~ +125°C	IEC 60068-2 시리즈
펄스 dv/dt 기능	50kV/µs 이상	정격 전압에서

5. FPGA 트리거 스테이지용 HVC 디커플링 커패시터

이 노드에서 N4700을 선택할 때는 세 가지 필수 요건을 고려해야 합니다. 첫째, 빠른 전류 변화에도 전압 레일을 안정적으로 유지할 수 있을 만큼 충분히 낮은 ESL(등가 전압 손실)을 가져야 하고, 둘째, 온도 변화에 따른 정전 용량 변화가 없어야 하며, 셋째, FPGA 전원 핀에 맞는 패키지를 갖춰야 합니다. HVC는 동관에 위치한 6,000m² 규모의 자체 공장에서 1kV에서 150kV에 이르는 다양한 N4700 부품을 생산하고 있습니다.

여기서 중요한 6가지 매개변수

• 10nH 미만의 ESL은 빠른 과도 현상 동안 레일 드룹을 유지하여 클록 지터가 §2.2 전체에서 제외되도록 합니다.
• tanδ 값이 0.1% 미만이면 자체 발열이 무시할 수 있을 정도로 작아지므로, 장기간 작동 중에도 정전 용량 값이 안정적으로 유지됩니다.
• ±30 ppm/°C의 TCC는 인클로저 온도 범위 전체에 걸쳐 디커플링 값을 유지하므로 주변 환경 조건에 따라 타이밍이 변동하지 않습니다.
• 정격 전압에서 부분 방전(PD)은 5 pC 미만입니다. 부분 방전 차폐는 클록 레일에 노이즈를 추가할 수 있는 내부 미세 아크를 제거합니다.
• 방사형 리드 및 나사 단자 형식으로 1kV에서 150kV까지 지원하므로 하나의 유전체 시스템으로 FPGA 디커플링, 게이트 구동 전원 및 고전압 인터페이스 노드를 모두 사용할 수 있습니다.
• HVC 부품은 DUV 광원 현장 서비스 분야에서 최고급 브랜드에 바로 적용 가능하며, 레이저 OEM 업체에서 새로운 플랫폼에 사양으로 지정하고 있습니다. HVC 부품은 무라타 스크류 타입 고전압 커패시터의 전기적 특성 및 패키지 크기와 동일합니다.

배송 및 지원

표준 부품은 4~8주, 맞춤형 디커플링 세트는 6~10주 내에 배송됩니다. HVC 애플리케이션 엔지니어링팀은 지터 분석, 절연 인터페이스 검토, 지연선 매칭 및 레일 드룹 시뮬레이션을 지원합니다.

클럭 주파수, 지터 목표값, 채널 수 및 절연 거리를 보내주십시오. HVC는 5영업일 이내에 부품 번호, ESL 및 ESR 분포가 포함된 부품 시트와 2개 샘플 평가 키트를 제공합니다.

6. 자주 묻는 질문

Q1: FPGA의 트리거 지터는 얼마까지 허용될 수 있습니까?

총 소요 시간은 500ps 미만이며, PLL에서 100ps, 절연 링크에서 300ps, 게이트 드라이브에서 200ps로 현실적으로 분할하면 374ps입니다. 이 총 소요 시간은 제곱합의 제곱근에서 나온 것이므로 가장 큰 항이 지배적이며 가장 큰 주의를 기울여야 합니다.

Q2: 이 트리거에 광커플러가 작동하지 않는 이유는 무엇입니까?

광 커플러의 지터는 100ns에서 500ns 사이입니다. 지연 시간은 스케줄에서 보정할 수 있지만 지터는 보정할 수 없으므로 광 커플러는 수백 피코초 단위로 측정되는 총 지연 시간에 200ns를 추가합니다. 광섬유 링크는 10ps에서 100ps의 지터로 동일한 수준의 절연 성능을 제공합니다.

Q3: 4개의 트리거 채널을 어떻게 동기화하나요?

지연선은 ±200ps, 지터선은 ±100ps로 매칭하여 Δt = |Delay_1 − Delay_2| + |Jitter_1 − Jitter_2|로 계산되는 600ps의 오차를 허용합니다. 그런 다음 시운전 시 각 채널의 지연 레지스터를 교정하고 500ps의 드리프트가 발생하면 경보를 설정합니다.

Q4: 지터는 에너지 변동을 얼마나 유발합니까?

나노초당 약 2%의 변동이 발생하므로, 2나노초의 지터는 펄스 간 에너지 변동률을 4%까지 높입니다. 이는 리소그래피 공정에서 선폭 확산으로, 미세가공 공정에서 깊이 불균일성으로 나타납니다. 지터를 374피코초로 줄이면 에너지 변동률이 약 0.7%로 감소합니다.

Q5: 디커플링 커패시터 ESL이 타이밍에 중요한 이유는 무엇입니까?

레일 드룹은 ΔV = ESL × di/dt 공식을 따르며, 이 드룹이 FPGA 클록 트리에 영향을 미칩니다. ESL이 50nH인 부품은 10nH인 부품보다 레일 드룹이 5배 더 많이 변동하게 되므로 클록 지터가 그에 따라 증가합니다. 이러한 루프를 차단하려면 전원 핀에 부품을 장착하십시오.

Q6: 트리거 단계에서는 어떤 서비스 트리거를 사용해야 합니까?

시간 간격 카운터로 측정했을 때, 500ps의 지터 또는 1ns의 동기화 오차가 발생하면 경보가 울립니다. 두 값 모두 시운전 기준선과 비교하여 추세를 분석합니다. 커패시턴스는 허용 오차 범위 내에 유지되지만 타이밍은 저하되므로 타이밍 측정만이 조기에 오류를 나타내는 유일한 지표입니다.

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