16개 UV 램프용 전류 분배 및 커패시터 어레이 배치도

16개 UV 램프용 전류 분배 및 커패시터 어레이 배치도

추상

병렬로 연결된 UV 램프 드라이버는 하나의 DC 버스를 공유하므로, 모듈들이 공유하는 경로를 통해 모든 비대칭성이 증폭됩니다. 이 글에서는 공유 루프 방정식, 2mΩ 케이블 불일치로 인한 4% 불균형, 커패시터 어레이를 통과하는 리플 전류 분배, 그리고 가장 멀리 떨어진 인버터에서 스파이크를 두 배로 증폭시키는 40nH 경로에 대해 자세히 살펴봅니다. 4개에서 16개까지의 램프 뱅크에 대한 6단계 설계 과정을 제시합니다.

1. 소개

산업용 UV 경화 공정에서는 램프를 여러 개 나란히 배치하여 사용합니다. 대형 잉크젯 프린터에는 8~16개의 LED-UV 모듈이 장착되고, 컨베이어식 코팅 라인에는 4~8개의 수은 램프가 나란히 배치됩니다.

리소그래피 프레임은 하나의 전원 공급 랙에 여러 개의 아크 소스를 수용할 수 있습니다. 이러한 모든 시스템의 전원 구조는 병렬 방식입니다. 즉, 하나의 DC 버스가 여러 드라이버에 전원을 공급하거나, 하나의 고전압 발생기가 개별 안정기를 통해 여러 램프에 전원을 공급합니다.

병렬 운전은 중복성, 모듈식 전력 확장 및 구역별 제어 기능을 제공합니다. 하지만 동시에 부하 불균형, 순환 전류, 컨버터 상호 작용 및 공유 DC 링크 커패시터 뱅크에 대한 불균등한 부하를 발생시키기도 합니다.

이 글에서는 공유 루프 방정식, 어레이 전체에 걸친 리플 분할, 부유 인덕턴스를 균등화하는 레이아웃 규칙, 그리고 16개 램프 뱅크 설계를 위한 6단계 과정을 다룹니다.

2. 핵심 메커니즘

2.1 공유 루프 방정식

하나의 DC 버스에 두 개의 램프 드라이버가 연결된 경우, 전류 분배는 루프 방정식에 따라 이루어집니다.

(R_i − R_j)×I + (L_i − L_j)×dI/dt + (V_drop_i − V_drop_j) = 0

여기서 R_i와 R_j는 모듈 i와 j의 케이블 및 내부 저항이고, L_i와 L_j는 경로 인덕턴스이며, V_drop_i와 V_drop_j는 드라이버 출력 전압 오프셋이고, I는 이들이 공유하는 전류입니다.

정상 상태에서는 전류 미분값이 0이므로 저항 차이가 분할을 유도합니다. 드라이버 게인 오프셋은 부하 전류에 따라 증가하는 두 번째 항을 추가합니다.

2.2 정상 상태 불균형

저항 항은 불균형을 직접적으로 보여줍니다.

ΔI / I ≈ ΔR / R_loop

여기서 ΔI/I는 상대적인 전류 불균형이고, ΔR은 두 모듈 간의 저항 차이이며, R_loop는 공유 루프를 따라 흐르는 총 저항입니다.

50mΩ 루프에서 2mΩ의 임피던스 차이를 보이는 두 케이블은 4%의 불균형을 초래합니다. 동일한 2mΩ의 불일치가 25mΩ 루프에서는 두 배가 되어 8%의 불균형이 발생하므로, 버스 회로의 강성이 높을수록 케이블 허용 오차가 더욱 중요해집니다.

드룹 또는 마스터-슬레이브 제어를 통한 능동적 공유는 측정된 전류에 대한 루프를 닫아 불균형이 감지 경로 자체의 정확도에 달려 있음을 의미합니다.

2.3 어레이 전체에 걸쳐 분산되는 리플 전류

연결 지점은 모든 모듈의 리플 합을 전달하고, 커패시터 간의 분배는 임피던스를 따릅니다.

I_k = I_total × Z_eq / Z_k

여기서 I_k는 커패시터 k의 리플 전류, I_total은 연결 지점에서의 총 리플 전류, Z_eq는 어레이의 병렬 등가 임피던스, Z_k는 커패시터 k의 임피던스입니다.

Z_k = ESR_k + jω × ESL_k

여기서 ESR_k는 커패시터 k의 등가 직렬 저항이고, ESL_k는 등가 직렬 인덕턴스이며, ω는 리플의 각주파수입니다.

동일한 부품은 리플을 균등하게 분배합니다. ESR이 20% 더 높은 부품은 비례적으로 더 적은 전류를 전달하게 되는데, 이는 정상적인 부품이 정격 전류에 도달하기 전까지는 무해해 보입니다.

인터리빙은 전체적인 변화를 가져옵니다. 360°/N만큼 시프트된 캐리어는 연결 지점에서 기본 주파수를 상쇄하므로, N개 모듈로 구성된 뱅크는 모든 모듈의 리플을 합한 것이 아니라 거의 하나의 모듈 리플만 나타냅니다.

2.4 경로 인덕턴스와 각 모듈이 받는 스파이크

경로 인덕턴스는 각 인버터가 공유 뱅크에서 보는 과도 전압을 결정합니다.

ΔV = L_path × di/dt

여기서 ΔV는 인버터의 과도 전압이고, L_path는 커패시터 뱅크에서 해당 인버터까지의 루프 인덕턴스이며, di/dt는 점화 전류 슬루율입니다.

측정된 한 배치에서 가장 가까운 모듈은 5nH의 전류를, 가장 먼 모듈은 40nH의 전류를 측정했습니다. 동일한 di/dt 값에서 멀리 있는 인버터는 가까운 인버터보다 8배 더 높은 전압 스파이크를 받았습니다.

각 분기의 자체 공명이 중요한 이유는 동일합니다.

f_r = 1 / (2π √(L × C))

여기서 f_r은 자체 공진 주파수이고, L은 해당 어레이 분기의 인덕턴스, C는 커패시턴스입니다. 10nH의 커패시턴스를 가진 10nF 분기는 16MHz에서 공진하는데, 이는 400kHz 리플보다 훨씬 높지만 점화 고조파 대역 내에 있습니다.

그림 1 — 2mΩ의 케이블 불일치는 50mΩ 루프에서 공유 전류의 4%, 25mΩ 루프에서 8%의 손실을 초래하므로 ±2% 목표를 달성하려면 1mΩ 이내의 정합이 필요합니다.

3. 엔지니어링 문제점

문제점 1: 전류 과다 점유 및 연쇄 고장

16개 램프로 구성된 램프 뱅크에서 케이블 저항이 약간 낮은 모듈 하나가 버스 전력의 6.25%를 사용하는 대신 12%를 사용하게 됩니다. 6.25%라는 수치는 1/16에서 유래합니다.

해당 모듈은 발열이 심하고, 콘덴서의 노화 속도가 빠르며, 고장이 나면 나머지 15개 모듈에 부하가 집중됩니다. 첫 번째 고장이 발생하기 전에 전체 생산 라인의 4분의 1이 연쇄적으로 중단될 수 있습니다.

문제점 2: 연결 지점에서의 파동 집중 현상

각각 2.5A rms의 전류를 출력하는 모듈 16개를 400kHz 주파수에서 10nF 커패시터 어레이에 병렬로 연결하면 총 40A rms의 동위상 리플이 발생합니다. 정격 전류가 각각 5A인 부품을 8개 병렬로 연결해야만 이 수치에 도달할 수 있습니다.

N개의 독립적인 단일 모듈 뱅크로 구성된 어레이는 이러한 요구 사항을 충족하지 못합니다. 커패시터가 과열되고, 잘못된 부품을 가리키는 DC 링크 과열 오류로 인해 장비가 트립됩니다.

문제점 3: 변환기 간 진동

루프 대역폭이 약간 다른 두 개의 동일한 드라이버가 공유 버스 임피던스를 통해 상호 작용합니다. 결합된 전류는 차이 주파수에서 진동하며 100~500Hz로 램프 전력을 변조합니다.

경화된 제품은 주기적인 광택 패턴을 나타냅니다. 이 패턴은 두 번째 컨버터와 그 사이의 버스가 필요하기 때문에 단일 모듈 벤치 테스트로는 재현할 수 없습니다.

문제점 4: 비대칭 레이아웃 인덕턴스

커패시터 뱅크에 가장 가까운 모듈은 5nH의 루프 인덕턴스를, 가장 먼 모듈은 40nH의 루프 인덕턴스를 받습니다. 점화 di/dt 시점에서 멀리 있는 인버터는 가까운 모듈보다 8배 더 큰 전압 스파이크를 받습니다.

모듈을 교체해도 손상 원인이 되는 경로가 바뀌지 않기 때문에, 처음에는 고장이 나고 교체 후에도 다시 고장이 납니다.

4. 설계 단계

전략 1: 모듈별 감지 기능을 갖춘 능동형 전류 공유

보정된 션트를 사용하여 드룹 제어 또는 마스터-슬레이브 제어를 사용하십시오. 샘플링 저항 각 모듈에서 작동 범위 전체에 걸쳐 불균형이 ±2% 이내로 유지되는지 확인하십시오.

이 단계는 수동적인 불일치를 측정되고 보정된 값으로 변환합니다. 하지만 제어 루프가 연결된 센서의 오차를 그대로 이어받기 때문에 감지 경로가 정확해야만 제대로 작동합니다.

전략 2: 전환 단계를 번갈아가며 진행

병렬 모듈의 캐리어를 360°/N만큼 이동시킵니다. 연결 지점에서 리플 전류가 최대 N배까지 감소하고, 이에 따라 어레이 요구량도 감소합니다.

16개의 모듈이 서로 겹쳐 배열되어 대략 한 모듈의 리플을 나타냅니다. 따라서 이 어레이는 Pain Point 2의 동위상 합산값인 40A rms 대신 2.5A rms를 처리할 수 있습니다.

전략 3: 일치하는 1급 부품으로 DC 링크 어레이를 구축합니다.

N4700 정전 용량 허용 오차가 엄격하고 ESL이 낮은 패키지 스타일의 커패시터입니다. 매칭된 부품은 리플 전류를 균등하게 분산시키며, 유전체가 안정적이기 때문에 온도 변화에도 안정적으로 유지됩니다.

대량의 에너지는 전해 콘덴서에서 얻을 수 있으며, 저전압의 고리플 단계에서는 다른 에너지원을 사용할 수 있습니다. 필름 콘덴서 은행. 400kHz 및 10kV에서, 손잡이 커패시터 배열은 연결점을 유지하는 실용적인 방법입니다.

전략 4: 동일한 트레이스 길이를 가진 별 모양 포인트 레이아웃

각 커패시터를 연결 지점까지 연결할 때는 최소 5mm 너비의 동일한 길이의 트레이스를 사용하거나 적층형 버스바를 사용하십시오. 모든 경로의 저항은 5nH 미만으로 유지하십시오.

프로토타입의 각 경로를 측정하십시오. 데이지 체인은 줄의 첫 번째 부분에 전류를 집중시키므로 연결 지점에 가장 가까운 부분이 가장 많은 리플을 전달받고 먼저 노화됩니다.

전략 5: 모듈별 전류 원격 측정 데이터 추가

컨트롤러에서 각 모듈의 전류 소모량과 DC 링크 온도를 기록합니다. 모듈의 성능이 전체 평균에서 5% 이상 벗어나는 경우, 해당 모듈은 다음 정기 점검 시 점검 대상으로 지정합니다.

수개월에 걸친 리플 전류 추이는 부품 고장 전에 커패시터 노화를 알려주는데, 이것이 바로 캐스케이드 시스템에서 얻을 수 있는 유일한 경고입니다.

전략 6: 최악의 위상 조건에서 어레이의 수명 테스트를 실시합니다.

생산 전에 동위상 캐리어를 사용하여 최대 전력으로 전체 커패시터 뱅크를 100시간 동안 구동하십시오. 커패시터 어레이의 열화상 이미지를 촬영하여 모든 부품이 핫스팟 한계 내에 있는지 확인하십시오.

해당 테스트는 공장에서 발생하는 문제점 2의 파급 효과를 재현하는데, 이 경우 문제 해결을 위해 고객 회선에 대한 서비스 호출 대신 레이아웃을 수정해야 합니다.

구성 요소 매개변수	전형적인 가치	시험 조건
정격 전압(HVCT8G 시리즈)	10 kV DC	60초 동안 1.5배속으로 고전압 가열
정전 용량	4700 pF ±20% (472M)	1MHz, 1V rms
1MHz에서의 ESR	50mΩ 미만	25°C 기준
루프 인덕턴스(E40 코드)	8nH 이하	단자 간격 40mm
절연 저항	500V DC에서 10GΩ 이상	25°C, 상대습도 60%
온도 범위	−40°C ~ +125°C	IEC 60068-2 시리즈
펄스 dv/dt 기능	50kV/µs 이상	정격 전압에서

5. 병렬 램프 어레이용 HVC N4700 커패시터

이 노드에서 부품을 선택할 때 고려해야 할 세 가지 핵심 요소는 다음과 같습니다. 첫째, 리플이 고르게 분배될 수 있도록 정전 용량이 충분히 일치해야 합니다. 둘째, 밀폐형 캐비닛이 시원하게 유지될 수 있도록 손실이 충분히 낮아야 합니다. 셋째, 공유 전압이 변동하지 않도록 온도 변화에 따른 임피던스 안정성이 확보되어야 합니다. HVC는 동관에 위치한 6,000m² 규모의 자체 공장에서 1kV에서 100kV에 이르는 Class I 부품을 생산합니다.

여기서 중요한 6가지 매개변수

• N4700 Class I 유전체에서 어레이급 정전 용량 매칭을 통해 DC 링크 어레이의 모든 부품이 동일한 리플 전류를 받게 되어 단일 부품 과부하 모드가 제거됩니다.
• 1kHz에서 tanδ 값이 0.1% 미만이면 최대 리플 전류에서도 어레이가 시원하게 유지되고 밀폐형 다중 램프 캐비닛의 열 여유를 확보할 수 있습니다.
• ±30 ppm/°C의 오차 범위와 바이어스에 독립적인 정전 용량 덕분에 어레이 임피던스가 일정하게 유지되므로, 콜드 스타트 ​​시 전류 분배가 정상 상태에서의 전류 분배와 일치합니다.
• 저 ESL 441 스크류 타입 및 디스크 패키지는 루프 인덕턴스가 5nH 미만인 스타 포인트 레이아웃을 지원하여 모든 모듈에 걸쳐 과도 전압을 균등화합니다.
• 1~100kV의 전압 범위는 하나의 인증된 제품군에 속하는 저전압 DC 링크 어레이와 고전압 램프 컨디셔닝 단계를 모두 포괄합니다.
• HVC의 40kV/441 스크류 타입 콘덴서는 현장 서비스 프로그램에서 일류 국제 브랜드 제품을 대체했습니다. HVC 부품은 해당 제품의 파라미터와 일치합니다. 쉐이KEMET 및 TDK 고전압 제품군.

배송 및 지원

표준 부품은 4~8주, 매칭된 어레이는 6~10주 내에 배송됩니다. HVC 애플리케이션 엔지니어링팀은 고객의 모듈 수 및 케이블 배치 계획에 맞춰 공유 아키텍처, 스타 레이아웃, 리플 분할 방식을 검토합니다.

모듈 개수, 리플 프로파일, 케이블 배치 및 공유 아키텍처를 보내주십시오. HVC는 2주 이내에 공유 계산, 스타 레이아웃 지침 및 일치하는 Class I 샘플을 포함한 DC 링크 어레이 설계를 제공합니다.

6. 자주 묻는 질문

Q1: 병렬 램프 뱅크에서 정상적인 전류 불균형은 어느 정도입니까?

모듈 간의 정합성이 좋을 경우 4% 미만의 오차는 일반적이며, 능동적인 공유를 통해 ±2% 미만의 오차를 달성할 수 있습니다. ΔI/I ≈ ΔR/R_loop 관계에서 50mΩ 루프에서 2mΩ의 임피던스 불일치는 4%의 오차를, 25mΩ 루프에서 동일한 불일치는 8%의 오차를 발생시킵니다.

Q2: 인터리빙이 DC 링크 어레이 요구 사항을 줄이는 이유는 무엇입니까?

어레이는 모듈 리플의 벡터 합을 전달하고, 캐리어를 360°/N만큼 이동시키면 연결 지점에서 기본 주파수가 상쇄됩니다. 동위상 모듈 16개를 사용하면 10nF 어레이에 40A rms의 전류가 흐르지만, 인터리빙 방식으로 연결하면 동일한 뱅크에서 대략 한 모듈에 해당하는 2.5A rms의 전류가 흐릅니다.

Q3: 16개 모듈에 대한 DC 링크 커패시터 어레이의 크기를 어떻게 산정해야 합니까?

최악의 경우 동위상 리플을 기준으로 크기를 정한 다음 인터리빙된 값을 확인합니다. 모듈당 2.5A rms일 때 동위상 합은 40A rms이며, 이를 위해서는 각각 5A 정격의 부품 8개가 필요합니다. 인터리빙된 값보다 높은 정격의 부품을 사용하면 위상 편이를 제거하는 반송파 오류에 대한 여유를 확보할 수 있습니다.

Q4: 각 커패시터 경로의 루프 인덕턴스는 얼마여야 합니까?

커패시터에서 연결 지점까지의 역률이 5nH 미만이어야 합니다. 이를 위해서는 폭이 넓고 길이가 5mm 이상인 트레이스 또는 적층형 버스바가 필요합니다. 측정된 하드웨어에서는 레이아웃을 라우팅에 맡겼을 때 가장 가까운 경로에서 5nH, 가장 먼 경로에서 40nH가 나타났으며, 점화 di/dt 시점에서 가장 먼 인버터는 이보다 8배 높은 역률을 보였습니다.

Q5: 고장이 발생하기 전에 전류 과다 소모를 어떻게 감지할 수 있습니까?

모듈별 전류를 기록하고 전체 평균과 비교하십시오. 평균보다 5% 높은 전류를 보이는 모듈은 연쇄 고장을 일으키는 12% 점유율에 가까워지고 있습니다. 연결 지점에서의 리플 전류 추세를 추가하면 부품 고장 전에 커패시터 노화를 확인할 수 있습니다.

Q6: 어레이는 어떤 레이아웃 토폴로지를 사용해야 합니까?

스타형 연결 방식에서는 각 커패시터가 동일한 길이의 경로를 통해 연결점에 연결되므로 모든 부품이 동일한 임피던스와 동일한 과도 전압을 받습니다. 데이지 체인 방식은 리플 전류가 스트링의 첫 번째 부품에 집중되므로 연결점에 가장 가까운 부품의 수명이 가장 빠릅니다.

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