플라즈마 점화 제어 신호 루프용 고주파 절연

플라즈마 점화 제어 신호 루프용 고주파 절연

추상

점화 영역은 수 킬로볼트의 전압과 나노초 단위의 신호 속도로 동작하고, 제어 영역은 3.3V의 전압과 밀리볼트 단위의 신호 속도로 동작합니다. 이 두 영역 사이의 경로는 모두 손상을 초래할 수 있습니다. 본 논문에서는 갈바닉, 정전 용량 및 자기 결합에 대한 방정식, 100kV/µs의 신호 속도에서 20pF의 저항 장벽을 통과하는 2A의 공통 모드 전류, 그리고 논리 회로의 생존 여부를 결정하는 귀환 경로에 대해 설명합니다.

1. 소개

플라즈마 점화 시스템은 모순을 내포하고 있습니다. 제어 전자 장치는 점화 하위 시스템을 관찰하고 명령해야 하는데, 이 두 영역은 전도 경로를 공유할 수 없습니다. 한쪽은 킬로볼트 전위에서 나노초 단위의 신호 변화를 보이고, 다른 쪽은 3.3V의 전압에서 밀리볼트 단위로 측정되는 신호를 보입니다.

그들 사이의 모든 전기적, 용량적 또는 자기적 경로에는 파괴적인 전류가 흐릅니다. 점화 과도 전류는 감지선을 따라 제어 입력으로 전달되고, 귀환 전류는 제어 기준 전압으로 흐르며, 공통 접지를 통해 제어 보드는 점화 에너지의 수집기가 됩니다.

불완전한 절연은 현장에서 가장 흔히 발생하는 문제입니다. 연면 거리를 늘리고, 절연 두께를 두껍게 하고, 필터를 크게 해도 절연 경로는 그대로 유지되고 증상만 옮겨갈 뿐입니다. 따라서 절연 경로 자체는 설계 단계에서 차단해야 하며, 모든 교차점은 점화 에지 주파수 성분에 대해 정격 용량을 충족해야 합니다.

이 글에서는 세 가지 결합 메커니즘, 격리 요구 사항을 설정하는 방정식, 네 가지 문제점, 그리고 점화 가능성을 제어 영역에서 배제하는 아키텍처에 대해 다룹니다.

2. 핵심 메커니즘

격리 경계의 역할은 단 하나, 의도된 신호를 통과시키면서 세 가지 결합 메커니즘을 차단하는 것입니다. 각 메커니즘에는 번호가 부여되어 있으며, 각 번호는 사양으로 변환됩니다.

2.1 갈바닉 전도

각 영역 사이의 전도성 경로(전선, 접지 스트랩, 장착 볼트 등)는 점화 전류를 직접 전달합니다. 전류는 경로 임피던스에 의해서만 제한됩니다.

i_fault = V_ign / Z_path

여기서 i_fault는 전도 전류(A), V_ign은 점화 전위(V), Z_path는 경로 임피던스(Ω)입니다. 1kΩ 접합부에 5kV의 전압이 걸리면 제어측으로 5A의 전류가 흐릅니다. 10MΩ 장벽에 동일한 5kV의 전압이 걸리면 0.5mA의 누설 전류가 발생하며, 이는 제어 입력에 영향을 미치지 않습니다. 따라서 절연 요구 사항은 10MΩ이라는 값에서 시작됩니다.

2.2 장벽을 통한 정전 용량 결합

모든 절연 소자는 경계면을 가로지르는 기생 정전 용량을 가지고 있습니다. 예를 들어 광커플러의 결합 정전 용량, 변압기의 권선 간 정전 용량, 절연 DC-DC 컨버터의 내부 정전 용량 등이 있습니다. 점화 에지는 이러한 기생 정전 용량을 통해 전류를 흐르게 합니다.

i_CM = C_barrier · (dV_ign/dt)

여기서 i_CM은 공통 모드 전류(A), C_barrier는 장벽 커패시턴스(F), dV_ign/dt는 점화 에지 변화율(V/s)입니다. 20pF의 장벽과 100kV/µs의 점화 에지 변화율을 가진 경우 2A의 전류가 주입됩니다. 신호 필터는 이 전류가 흐를 곳을 찾을 때까지는 해당 전류를 처리하지 못하므로, 아키텍처에서 전류 귀환 경로를 정의해야 합니다.

귀환 경로에 따라 손상 정도가 결정됩니다. 2nH의 인덕턴스를 가진 전용 귀환 경로는 6MHz에서 0.075Ω의 저항을 나타내므로 2A의 전류가 흐르면 0.15V의 전압이 발생합니다. 반면 50nH의 인덕턴스를 가진 공유 기준 경로는 1.88Ω의 저항을 나타내므로 동일한 전류가 흐르면 3.8V의 전압이 발생하여 로직 회로가 래치됩니다. 두 경우 모두 전류는 동일하며, 귀환 경로만 다릅니다.

2.3 교차 루프로의 자기 결합

전력 경로의 점화 전류는 경계를 가로지르는 모든 신호 루프에 연결됩니다.

V_coup = M · (di_ign/dt)

여기서 V_coup는 결합 전압(V), M은 상호 인덕턴스(H), di_ign/dt는 점화 전류 기울기(A/s)입니다. 0.005m²의 루프 면적을 형성하는 꼬이지 않은 쌍선은 0.02µH의 인덕턴스를 가지며, 100A/µs의 전류 밀도는 이를 2V로 변환합니다. 쌍선을 꼬아서 면적을 0.0005m²로 줄이면 인덕턴스는 0.2V로 감소합니다.

2.4 면역 요건

절연체의 성능 지표는 공통 모드 과도 현상 내성이며, 점화 에지가 요구 조건을 결정합니다.

CMTI_required > V_ign_max / t_edge_min

여기서 CMTI_required는 V/s 단위의 내성, V_ign_max는 V 단위의 최고 점화 전위, t_edge_min은 s 단위의 가장 빠른 에지 시간입니다. 5kV 점화 에지가 50ns인 경우 100kV/µs의 내성이 요구되며, 설계 규칙에 따라 이 값의 두 배가 되므로 사양은 200kV/µs로 설정됩니다. 많은 절연기는 이 수치를 충족하지 못하며, 데이터시트만으로는 이를 입증할 수 없습니다.

세 개의 숫자만 더하면 차단막 설계가 완료됩니다. 차단막 네트워크의 특성 임피던스는 다음과 같습니다.

Z_loop = 31.6 · √(L[nH] / C[pF])

여기서 Z_loop는 임피던스(Ω), L은 누설 인덕턴스(nH), C는 장벽 커패시턴스(pF)입니다. 500nH 변압기의 누설 인덕턴스와 20pF의 장벽 커패시턴스는 158Ω이며, 이 값이 장벽이 과도 현상을 어떻게 분할하는지를 결정합니다. 결합된 에너지를 차단하는 필터는 다음과 같은 주파수에서 자체 공진합니다.

f_r [MHz] = 5033 / √(L[nH] · C[pF])

여기서 f_r은 MHz 단위의 공진 주파수입니다. 470pF 필터 부분을 가진 500nH 초크는 10.4MHz를 제공하므로, 이 쌍은 점화 에지 대역 전체에서 효과적입니다. 마지막으로, 절연 레일로의 전류 덤프는 다음과 같습니다.

ΔV = I · Δt / C

여기서 ΔV는 레일 시프트(kV), I는 전류(A), Δt는 펄스 지속 시간(µs), C는 커패시턴스(nF)입니다. 암페어, 마이크로초, 나노패럿은 킬로볼트를 나타내므로, 50나노초 동안 100nF의 국부 커패시턴스에 2A의 전류가 흐르면 레일은 0.001kV, 즉 1V만큼 시프트됩니다. 3.3V 로직 레일에 대한 이 1V의 시프트 때문에 국부 커패시턴스가 필요한 것입니다.

그림 1 — 100kV/µs에서 20pF 장벽은 2A의 공통 모드 전류를 주입하며, 귀환 경로는 해당 전류가 논리 전압에서 3.8V가 될지 0.15V가 될지를 결정합니다.

3. 엔지니어링 문제점

문제점 1: 전압 정격만으로 절연체를 선택함

옵토커플러 또는 디지털 아이솔레이터는 절연 전압을 기준으로 선택되지만, 점화 장치에 실제로 가해지는 스트레스는 에지율과 공통 모드 전류입니다. 전압 정격은 충분하지만 과도 전류에 대한 내성이 부족한 부품은 해당 이벤트를 그대로 통과시킵니다.

문제점 2: 고립된 DC-DC 컨버터가 숨겨진 경로 역할을 함

절연 측에 전력을 공급하는 컨버터는 장벽을 가로지르는 자체적인 커플링 커패시턴스를 가지고 있습니다. 점화 에지는 이를 통해 제어 측으로 전류를 흘려보내고, 절연을 제공하도록 설계된 전원 공급 장치가 기기에서 가장 큰 커플링 경로가 됩니다.

문제점 3: 마운팅으로 인해 접지 루프가 복구됨

격리된 모듈들이 공통 섀시에 볼트로 고정되면, 그 볼트 때문에 격리가 차단하려던 전도성 경로가 다시 복원됩니다. 결국 모든 증상이 그대로 나타나고, 회로도는 여전히 정확해 보입니다.

문제점 4: 격리를 방해하는 필터링

교차점의 필터 커패시터는 제어 접지를 기준으로 합니다. 만약 해당 접지선이 길거나 민감한 회로와 공유되는 경우, 필터링된 전류가 민감한 기준 접지를 통해 흐르게 되어 필터가 노이즈를 제거하는 대신 이동시키는 결과를 초래합니다.

4. 설계 단계

전략 1: 일시적 면역을 통한 격리 지정

경계를 통과하는 모든 요소에 대해 최악의 경우 에지율의 최소 두 배에 해당하는 공통 모드 과도 내성을 요구하고 실제 회로에서 이를 검증해야 합니다. 5kV 에지, 즉 50ns의 경우 200kV/µs가 되며, 데이터시트의 라인 값으로 이 테스트를 대체할 수 없습니다.

전략 2: 장벽 정전 용량을 합산합니다.

모든 교차점의 배리어 커패시턴스를 합산하십시오. 즉, 절연기, DC-DC 컨버터, 커플링 트랜스포머를 모두 더하십시오. 그런 다음 전체 공통 모드 전류를 위한 별도의 저인덕턴스 리턴 라인을 제공하고, 이 리턴 라인을 민감한 회로에서 멀리 떨어뜨려 배치하십시오. 2nH 리턴 라인은 부품이 아니라 회로 설계상의 특징입니다.

전략 3: 저용량 컨버터를 사용하여 절연된 쪽에 전력을 공급합니다.

결합 용량과 공통 모드 동작을 고려하여 절연 전원 공급 장치를 선택하고, 용량이 높을 때는 출력단에 공통 모드 초크를 설치하십시오. HVC 세라믹 디스크 커패시터 2A 덤프를 1V 레일 시프트로 유지하는 로컬 100nF를 제공합니다.

전략 4: 분리된 모듈의 결합을 제어합니다.

절연 모듈을 절연 스탠드오프에 장착하고 절연 접지와 제어 접지 사이에 단일 본드를 정의합니다. 이 단일 본드는 임피던스가 알려진 의도적인 설계 요소이며, 장착 하드웨어로 인해 실수로 두 번째 경로가 생성되는 것을 방지합니다.

전략 5: 각 교차로에서 필터링

교차로 자체에 필터 네트워크를 추가하십시오. 저항기 등급 이는 분배기와 결합된 에너지를 차단하는 정전 용량을 설정합니다. 필터의 리턴은 민감한 기준 신호와 분리하고, 필터의 자체 공진이 점화 에지 밴드와 비교하여 적합한지 확인하십시오.

전략 6: 주입을 통해 경계를 한정한다

기계가 작동 중인 상태에서 최악의 점화 에지를 장벽에 가하고 모든 제어측 신호를 모니터링하십시오. 1,000회 분사 동안 논리 오류 및 래치업이 전혀 발생하지 않고 모든 공통 모드 전류가 설계된 리턴 경로 내에 유지되도록 하십시오. 증상을 관찰하는 방식이 아니라 리턴 경로 주변에 전류 프로브를 사용하여 공통 모드 전류를 측정하십시오.

구성 요소 매개변수	전형적인 가치	시험 조건
정격 전압(HVCT8G 시리즈)	10 kV DC	60초 동안 1.5배속으로 고전압 가열
정전 용량	4700 pF ±20% (472M)	1MHz, 1V rms
1MHz에서의 ESR	< 50mΩ	25 ° C
루프 인덕턴스(E40 코드)	< 8nH	단자 간격 40mm
절연 저항	500V DC에서 > 10GΩ	25°C, 상대습도 60%
온도 범위	−40°C ~ +125°C	IEC 60068-2 시리즈
펄스 dv/dt 기능	> 50 kV/µs	정격 전압에서

5. 이 노드용 HVC 커패시터

절연 경계의 커패시터 측은 점화 주파수에서 커패시터처럼 동작해야 합니다. HVC 부품은 이러한 동작을 유지합니다.

• ±30 ppm/°C 이내의 편차는 기계의 열 환경 전체에서 교차 필터가 설계 기준을 충족하도록 유지합니다.
• tanδ 값이 0.1% 이하이면 결합된 공통 모드 에너지가 순환되는 대신 필터에서 소산됩니다.
• 1kV에서 100kV까지의 정격은 점화 측 필터링뿐만 아니라 저전압 차단에도 적용됩니다.
• 부분 방전은 5 pC 미만으로 유지되므로 필터 및 커플링 부품은 경계에 방전 노이즈를 추가하지 않습니다.
• 소형 패키지 덕분에 필터 자체의 ESL이 작아져 점화 경계 주파수에서 필터의 효과가 유지됩니다.
• The 필름 콘덴서 범위 및 4.7nF 디스크 부품은 고전압 시스템에서 작동하며, 이러한 시스템에서는 고전압 전력과 정밀 제어 사이의 경계가 부품 수준에서 설계됩니다.

배송 및 지원 덮개 상호 참조 현재 사용 중인 필터링 및 커플링 부품에 대한 임피던스 측정 데이터(최대 100MHz), 납품된 제품의 주입 테스트용 샘플, 배리어 레이아웃 및 리턴 경로 라우팅에 대한 애플리케이션 지원을 제공해 주십시오. 점화 에지율, 각 소자의 배리어 커패시턴스, 로직 공급 전압 등을 보내주십시오. 손잡이 커패시터 점화 장치에 사용됩니다.

6. 자주 묻는 질문

Q1: 절연기는 어떤 공통 모드 내성을 필요로 합니까?

최악의 경우 점화 에지 속도의 두 배입니다. 5kV 에지가 50ns일 경우 100kV/µs가 되므로 200kV/µs로 명시하고 실제 보드에서 확인하십시오. 데이터시트의 수치는 레이아웃이 다른 테스트 보드에서 측정된 것입니다.

Q2: 100kV/µs에서 20pF 장벽이 문제가 되는 이유는 무엇입니까?

배리어 커패시터에 2A의 전류가 흐르기 때문에, 그 전류는 어딘가로 되돌아가야 합니다. 이때 되돌아오는 경로의 임피던스가 전압을 결정합니다. 0.075Ω일 때는 0.15V가 되고, 1.88Ω일 때는 3.8V가 되어 논리 회로를 래치시킵니다.

Q3: 허용 가능한 전기 누설 전류량은 얼마입니까?

경로의 저항을 10MΩ 이상으로 유지하면 5kV의 누설 전류가 0.5mA 미만이 됩니다. 반면, 장착 볼트처럼 저항이 1kΩ인 접합부에서는 5A의 전류가 흐릅니다.

Q4: 필터 커패시터는 어디에 설치해야 합니까?

교차점에서, 신호의 귀환선이 민감한 기준 신호와 분리되어 있습니다. 신호 기준 신호와 귀환선을 공유하는 필터 커패시터는 노이즈를 제거하는 대신 기준 신호로 이동시킵니다.

Q5: 마운팅이 루프를 복원하는 것을 어떻게 막을 수 있나요?

절연 스탠드오프를 사용하고 절연 접지와 제어 접지 사이에 하나의 본드를 정의하십시오. 설계상 이 본드가 공통 모드 전류를 전달하므로 하드웨어는 두 번째 경로를 추가하지 않습니다.

Q6: 주사 검사는 무엇을 측정하는 검사인가요?

논리 응답과 공통 모드 전류 모두를 측정합니다. 설계된 귀환 경로 주위에 전류 프로브를 설치하고, 가장 불량한 에지를 1,000번 인가한 후, 해당 경로 내의 모든 전류에 대해 논리 오류가 발생하지 않도록 요구합니다.

7. 참조

1. IEC 60384-1:2021, 전자 장비용 고정 콘덴서 - 1부: 일반 사양, 제6판. 제네바: IEC, 2021.
2. Kuffel, E., Zaengl, WS, 및 Kuffel, J., 고전압 공학: 기초, 제2판. 옥스퍼드: 뉴네스, 2000.
3. N. 모한, TM 언델랜드, WP 로빈스, 전력 전자공학: 컨버터, 응용 분야 및 설계, 3판. 호보켄: 와일리, 2003.
4. MIL-HDBK-217F 공지 2, 전자 장비의 신뢰성 예측워싱턴 D.C.: 미국 국방부, 1995.
5. IEC 61010-1:2010+AMD1:2016 CSV, 측정, 제어 및 실험실용 전기 장비에 대한 안전 요구 사항 – 제1부: 일반 요구 사항, 제3.1판. 제네바: 국제전기기술위원회, 2017.
6. IEC 61000-4-4:2012, 전자파 적합성(EMC) – 4-4부: 테스트 및 측정 기술 – 전기적 빠른 과도/버스트 내성 테스트, 제3.0판. 제네바: 국제전기기술위원회, 2012.
7. UL 810, 콘덴서 안전 기준, 6판. 노스브룩: UL Standards & Engagement, 2019.
8. AM Gaouda, A. El-Hag, TK Abdel-Galil, MMA Salama 및 R. Bartnikas, 잡음이 심한 환경에서 부분 방전 신호의 온라인 검출 및 측정, IEEE 유전체 및 전기 절연 거래, 제15권, 제4호, 1162-1173쪽, 2008. https://doi.org/10.1109/tdei.2008.4591239.
9. 미국 8,570,711, 다층 세라믹 전자 부품 (1–5 kV MLCC용 아크 방전 억제), 삼성전자, 2013년 특허 등록, https://www.freepatentsonline.com/8570711.html .
10. AN2001_06 — IGBT의 직렬 연결, Infineon Technologies, AN2001_06, http://www.infineon.com/dgdl/Infineon-AN2001_06_Series_connection_of_IGBTs-AN-v1.0-en.pdf?fileId=db3a304412b407950112b40f000d12f7 .
11. 응축기 세라믹 활용도 3kV (C0G/NP0 vs X7R/Y5S 안정성 논의), Retrotechnique 포럼, https://forum.retrotechnique.org/t/utilisation-des-condensateurs-ceramiques-3kv/115858 .
12. HVC 애플리케이션 엔지니어링 팀, 고전압 세라믹 커패시터 기술 자료, https://www.hv-caps.com